思路：一个计数器（cnt）实现。计数器在sync信号下降沿时清0，其他时间自增。延迟的脉冲是cnt>=n*5 && cnt<（n+宽度）*5，输出寄存一级。
以上假定n和宽度的单位是us。
你的程序里的问题
1.没 reset
2.应该把不同的信号写在不同的always块。便于理解。相关的比如在同一条件下变化的信号可以放一起。一个always里面不要写一大堆并行的ifelse。
3.没有注释。
最后，去eetop问这类问题，可能更快得到回答哦。
verilog设计延时电路
核心提示思路：一个计数器（cnt）实现。计数器在sync信号下降沿时清0，其他时间自增。延迟的脉冲是cnt>=n*5 && cnt<（n+宽度）*5，输出寄存一级。以上假定n和宽度的单位是us。你的程序里的问题1.没 reset 2.应该把不同的信
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